企业网站建设重庆,城乡建设部网站造价工程师查询,怎么学做网站,网站设计 方案#x1f449;个人主页#xff1a;highman110 #x1f449;作者简介#xff1a;一名硬件工程师#xff0c;持续学习#xff0c;不断记录#xff0c;保持思考#xff0c;输出干货内容 参考资料#xff1a;《镁光DDR数据手册》 目录
DDR SDRAM芯片引脚
DDR SDRAM芯片框… 个人主页highman110 作者简介一名硬件工程师持续学习不断记录保持思考输出干货内容 参考资料《镁光DDR数据手册》 目录
DDR SDRAM芯片引脚
DDR SDRAM芯片框图
DDR SDRAM的mode register
DDR SDRAM的初始化 DDR SDRAM芯片引脚 第一代DDR引脚与初代SDRAM的不同上图红框圈出来了 1、单端时钟改为差分时钟 2、增加DQS信号这时的DQS还是单端的 3、VDD和VDDQ从3.3V降到了2.5V 4、IO引脚电平从TTL改为了SSTL_2增加了SSTL_2参考电压VREFVDDQ/2。另外外部还需要SSTL_2 IO的端接电压VTTVDDQ/2。
DDR SDRAM芯片框图 这里再把SDRAM的框图贴出来大家对比一下 可以看到DDR的框图和初代SDRAM相比只有红框处有所区别。我们从输入和输出两个方向分别看 首先看输出也就是读DDR数据假设存储阵列核心频率100MHz仅单边沿有效IO gating在一个时钟边沿一次性输出16bit数据给到read latch锁存然后通过MUX多路复用器输出8bit给输出驱动器MUX这里16bit输入变8bit输出两个8bit的输出总有个先后顺序吧这个顺序在MUX这里靠最低位列地址COL0来决定关于burst type和顺序的定义在后面说到mode register相关内容后再详细说。时钟CK在经过DLL与外部时钟同步后驱动DRIVERS输出数据这里的时钟频率与核心频率一致但是是双边沿有效所以这里一个时钟周期的两个沿刚好就能把内部输出的16bit数据输出完毕。另外DDR在输出数据时内部的DQS generator会生成一个单端DQS信号与数据一起在时钟作用下输出这里的DQS与数据的相位关系是边沿对齐。 然后看输入也就是写数据。接收模块RCVRS先后收到16bit输入数据DQ和2bit屏蔽信号DM在控制器输出的DQS双边沿作用下按既定的突发顺序将88的DQ和11的DM锁存到input register控制器输出的DQS与DQ、DM为中心对齐关系。Input register将两个8bit数据合并成16bit数据给到write fifo随后write fifo输出16bit数据给到IO gating进行写入阵列控制。此fifo的输入参考时钟为DQS输出参考时钟为CK均为单边沿有效由于DDR内部逻辑是以CK为参考而写入时的外部接口逻辑是以DQS为参考所以需要一个fifo来实现跨时钟域的同步。
DDR SDRAM的mode register DDR的模式寄存器与初代SDRAM大体相同由于新增了功能于是新增了extended mode register相关定义如下 Bit[2:0]BL突发长度。支持2、4、8突发长度。 Bit[3]burst传输方式0表示顺序传输1表示交错传输。传输顺序由低位地址线决定定义如下 Bit[6:4]CAS潜伏期可设置为2、2.5、3单位为时钟周期tck。 Bit[n:7]操作模式除了bit8之外其他bit都是0bit8为0为正常操作模式bit8为1为DLL复位。DLL复位需要通过LMR命令来实现镁光的这颗DDR是DLL复位完之后自动进入正常操作模式不用再用LMR把这个bit8又写为0。 Bit[n2:n1]00表示为基础模式寄存器01表示为扩展模式寄存器。 Bit[0]DLL0使能1不使能。正常工作都要使能。不使能DLL仅用于调试用途。 Bit[1]驱动强度0正常强度1降低强度。正常为SSTL_2class II驱动强度降低后为正常强度的54%用于轻负载场景如点对点拓扑。
DDR SDRAM的初始化 流程图如下大家自行看一下 初始化时序图如下
